4 组合逻辑电路
至少相比于时序逻辑电路，组合逻辑不涉及到触发器，不需要太深的思维，对初学者比较友好。
本章出现的逻辑部件¶
实现 $1$ 位二进制数的加法。半加器，$2 $ 输入 $2$ 输出，通过输入加数 $ A_ i $ 和 $ B_ i $，产生和 $ C_ i $ 以及进位 $ S_ i $。全加器则是在半加器的基础上考虑来自低位的进位，所以是 $3$ 输入 $2$ 输出。
实现多位二进制数的加法，依据进位方式分为串行进位和超前进位。常见的有 $4$ 位并行加法器74283，$9$ 输入（$2$ 个 $4$ 位二进制数、低位进位）$5$ 输出（$4$ 位二进制和、高位进位）。
第 $ k $ 道输入信号 $ \rightarrow $ 二进制数 $ k $。二进制编码器为典型，$ 2^n $ 输入 $ n $ 输出（$ n=2,3,4 $）。二-十进制编码器（$10$ 输入 $4$ 输出）加使用输出标志 $ S $（判定输出是否有效），且
二进制数 $ k\rightarrow $ 第 $ k $ 道输出信号。二进制译码器为典型，$ n $ 输入 $ 2^n $ 输出（$ n=2,3,4 $），
MUX从多个输入中选其一输出。常见的是 $4$ 路选择器74153，使能端 $ G $ 高电平状态下一票否决。DEMUX将输入选择一端输出。
比较两个无符号二进制数大小。常见的 $4$ 位数值比较器7485，如果能比出两个数的大小就输出，否则看低片 $ I_ {A > B} $ 、 $ I_ {A < B} $ 、 $ I_ {A=B} $ 的结果输出。
险象的判断¶
险象的判断中，有用卡诺图判断险象的方法。但是该方法使用的局限性很大，安全使用需要
关于卡诺图判定的险象的一些思考
为什么卡诺图中“相切”与险象挂钩？下面一一个 $4$ 元逻辑函数 $ F=f(A,B,C,D) $ 为例，试图证明一个与或表达式可能存在险象的充分条件是其卡诺图中存在相切的卡诺圈，且不存在被同一卡诺圈包含的相邻最小项。
不妨设卡诺圈的切线方向为竖直方向，这样切线 $ \tau $ 将整个卡诺图分为左、右两部分。记 $ \tau $ 左边、右边的卡诺圈分别为 $ C_ 1,C_ 2 $。如果将 $ \tau $ 左边第2列、左边第1列、右边第1列、右边第2列分别用4个卡诺圈 $ B_ 1,B_ 2,B_ 3,B_ 4 $ 圈起来，那么这4个圈可以分别用4个不同的2元与式表示。事实上，如果记圈 $ B_ i(i=1,2,3,4) $ 表示的与式为 $ b_ i $，则
$${b_ 1,b_ 2,b_ 3,b_ 4}={AB,A\overline{B},\overline{A}B,\overline{A}\overline{B}}$$
根据卡诺图的构造，$ b_ 2,b_ 3 $ 将含且仅含一对反相的变量，分别记为 $ M $ 和 $ \overline{M} $，其中 $ M\in{A,\overline{A},B,\overline{B}} $。因为相切关系的存在，$ C_ 1 $ 只可能含有 $ B_ 2 $ 列或含有 $ B_ 2,B_ 3 $ 列，而在这两种情况下，圈 $ C_ 1 $ 表征的与式中必定含有 $ M $，同理圈 $ C_ 2 $ 表征的与式必定含有 $ \overline{M} $，而不存在被同一卡诺圈包含的相邻最小项则保证了不存在与项赋值后为1（这里偷懒了），所以与或表达式可能存在险象。
必要性感觉也是成立的，但是不会证，而且貌似用不上。
我们从上面也能看到，每一个卡诺圈对应一些与项，而多个卡诺圈之间的关系因应为逻辑或，所以卡诺图是与或表达式的一种等价阐述。正是因为如此，卡诺图并不适用于判断非与或表达式类型的险象。并且，与或表达式在赋值后无法产生诸如 $ A\cdot\overline{A} $ 的表达式，所以无法判定“1”型险象的存在。